LSI配線プロセスを用いたダイアフラム形成

出典: finemems

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 CMOS-LSIの配線工程での金属ダイアフラムの形成方法。 プロセスフローは以下の通り。
(1)ダイアフラムの下部電極の形成と絶縁膜(犠牲層)堆積、
(2)上部電極となるW膜の堆積と微細なエッチングホールの形成、
(3)ウェットエッチによるキャビティ形成、
(4)SiO2-CVDによるエッチホールのシーリングとSiNパッシベーション膜の形成。

 キーとなるプロセスは、
・ダイアフラム層となる金属膜の応力管理
・微細ホールパターンのリソグラフィ
・キャビティのシーリング
である。

 キャビティをシーリングするためにはエッチホールを微細にする必要がある。ここでは電子ビームリソグラフィまたはホールシュリンクプロセスを用いて0.3μm径とした。熱CVDによりSiO2膜を堆積し,キャビティのシーリングを行っているが,その際キャビティ内壁へは薄く均一にSiO2膜が堆積している。

対象材料

特になし

装置

特になし

条件

特になし

禁則事項

特になし

留意事項

特になし

文献情報,参考文献

T. Fujimori, Y. Hanaoka, N. Yokoyama and H. Fukuda: "Fully CMOS Compatible On-LSI Capacitive Pressure Sensor Fabricated using Standard Back-End of-Line Process", Transducers'05, 1B32, p.37 (2005)

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